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El JEDEC publica la norma LPDDR6: la velocidad de transmisión de datos alcanza los 14.400 MT/s

JEDEC publica el estándar de memoria LPDDR6 (Fuente de la imagen: CXMT)
JEDEC publica el estándar de memoria LPDDR6 (Fuente de la imagen: CXMT)
La especificación LPDDR6 de JEDEC impulsa la memoria móvil y de IA a 10.667-14.400 MT/s (28,5-38,4 GB/s) con carriles de doble subcanal y modos de alimentación dinámicos. Reduce los voltajes del núcleo y añade funciones ECC en el chip, paridad y autocomprobación para su uso en automoción y centros de datos, con el respaldo de los principales fabricantes de chips para un rápido despliegue.

El JEDEC ha publicado en https://www.jedec.org/news/pressreleases/jedec%C2%AE-releases-new-lpddr6-standard-enhance-mobile-and-ai-memory-performance JESD209-6, formalizando LPDDR6 cinco años después de que DDR5 entrara en el mercado. La nueva especificación eleva las velocidades máximas de transmisión de datos a 10.667-14.400 MT/s, lo que equivale aproximadamente a 28,5-38,4 GB/s de ancho de banda, al tiempo que apunta a los presupuestos de energía más bajos que exigen los dispositivos móviles y los sistemas de IA de vanguardia.

Las mejoras de rendimiento proceden de un diseño de doble subcanal: cada troquel lleva un canal de 24 bits, y cada canal se divide en dos subcanales de 12 bits. Esta configuración acorta las rutas de acceso, recorta la latencia y mantiene una granularidad mínima de 32 bytes. El control sobre la marcha de la longitud de la ráfaga permite cambiar sin problemas entre transferencias de 32 y 64 bytes.

La eficiencia energética mejora gracias a la reducción de los voltajes del núcleo y al escalado dinámico de frecuencia de voltaje para bajo consumo, que disminuye los niveles de alimentación durante cargas de trabajo ligeras. Los modos de eficiencia estática y dinámica limitan aún más los circuitos activos cuando hay poca demanda, y la arquitectura admite la autorrecarga parcial para reducir el consumo en modo de espera.

Los avances en fiabilidad incluyen ECC en el propio chip, protección de enlace programable, recuento de activación por fila y meta regiones carve-out para tareas críticas. La paridad comando/dirección opcional y las funciones de autotest integradas refuerzan la cobertura de fallos, cumpliendo los requisitos más estrictos de los entornos de automoción y centros de datos.

La respuesta de la industria ha sido rápida. Fabricantes de chips, proveedores de IP y proveedores de equipos de prueba -incluidos Cadence, Synopsys, MediaTek, Qualcomm, Samsung, Micron y SK Hynix- han prometido su apoyo, lo que indica una rápida adopción en teléfonos inteligentes, PC cliente, servidores de borde y sistemas a bordo de vehículos.

Fuente(s)

JEDEC (en inglés)

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Nathan Ali, 2025-07-11 (Update: 2025-07-12)