Veteranos de Apple Silicon y Nuvia revelan un núcleo de CPU inusual que deja abiertas sus opciones de ISA

Nuvacore es una startup de CPU relativamente nueva fundada por ingenieros veteranos con experiencia en Apple, Nuvia y Qualcomm, y ahora empieza a revelar cómo planea construir su primer núcleo de procesador de propósito general, cuyo nombre en clave es WarpCore. Gerard Williams III, John Bruno y Ram Srinivasan fundaron la empresa; todos cuentan con amplia experiencia en diseño de CPU personalizadas. Williams cofundó Nuvia antes de que Qualcomm adquiriera la empresa. Posteriormente, Nuvacore también incorporó a David Williamson, exlíder de ingeniería de CPU de Apple, como vicepresidente sénior de Ingeniería de Hardware.

La empresa empieza ahora a explicar qué hace diferente a WarpCore. En una publicación de X publicada el 29 de septiembre, la empresa presentó lo que denomina un modelo de desarrollo «Core First». En lugar de elegir una arquitectura de conjunto de instrucciones al inicio del proyecto, Nuvacore afirma que puede desarrollar primero gran parte de la propiedad intelectual básica del núcleo de CPU y seleccionar la ISA más adelante, en función del sistema que ella o alguno de sus socios quiera construir finalmente.

Esto supone una desviación notable de la metodología convencional de diseño de CPU, en la que la ISA objetivo suele dar forma al diseño desde el principio. Nuvacore afirma que desacoplar partes de la microarquitectura del conjunto de instrucciones brinda a sus ingenieros más libertad para centrarse primero en el rendimiento, la eficiencia energética y el área de silicio. La empresa aún no ha dicho qué ISA utilizará finalmente WarpCore. Sin embargo, sus materiales de contratación mencionan RISC-V, Arm64 y x86 como arquitecturas pertinentes para su trabajo de ingeniería, lo que sugiere que el diseño subyacente se está desarrollando teniendo muy en cuenta la flexibilidad en cuanto a ISA.

Por supuesto, eso no significa que al núcleo se le pueda simplemente añadir un conjunto de instrucciones al final. La decodificación, los niveles de privilegio, el ordenamiento de memoria, el manejo de excepciones y la compatibilidad de software siguen imponiendo importantes limitaciones al diseño de CPU. En el caso de Nuvacore, aparentemente es posible desarrollar suficiente parte de la maquinaria crítica para el rendimiento antes de definir la ISA final.

Las ofertas de empleo de la empresa ofrecen algunas pistas sobre lo que incluye ese trabajo fundamental. Está contratando ingenieros especializados en predicción de saltos, planificación de instrucciones, renombrado de registros, ejecución fuera de orden, diseño de carga/almacenamiento, subsistemas de caché y memoria, coherencia y modelado del rendimiento. También está contratando personal para puestos de diseño RTL, verificación y diseño físico, con tareas que se extienden hasta la fabricación inicial y la correlación posterior a la fabricación.

La cuestión legal de la elección definitiva de ISA también sigue sin resolverse. RISC-V es comparativamente sencillo porque no requiere una licencia de arquitectura al estilo de Arm. Una implementación de Arm basada en la propia microarquitectura de Nuvacore requeriría obtener los derechos de arquitectura de Arm correspondientes en algún momento y, dado que Arm se dedica a vender IP de diseño de CPU, conseguirlos podría resultar complicado, más aún por la disputa legal que Arm mantuvo con Qualcomm/Nuvia en el pasado. Por último, x86 presenta una barrera aún mayor porque los derechos de implementación están estrictamente controlados.

Esto plantea otra posibilidad: quizá WarpCore esté concebido como IP de CPU reutilizable que puedan adaptar socios con las licencias arquitectónicas pertinentes. La propia empresa aún no ha aclarado si su modelo a largo plazo se centrará en CPU completas, IP de núcleos con licencia, silicio semipersonalizado o alguna combinación de las tres opciones.

Por ahora, no se han revelado detalles clave como el nodo de fabricación de WarpCore, la jerarquía de caché, la configuración de la canalización, las capacidades vectoriales o el calendario de fabricación inicial; sin embargo, el hecho de que mantenga deliberadamente abierta la decisión sobre la ISA lo convierte en uno de los proyectos de CPU diseñados desde cero más inusuales que se encuentran actualmente en desarrollo.