Un parche para QEMU elaborado por un ingeniero de AMD confirma los detalles de la CPU Zen 6 Epyc-Venice, incluida una corrección para una vulnerabilidad de seguridad que llevaba tiempo sin solucionarse

El ingeniero de software de AMD, Ben Cheatham , ha enviado una serie de cuatro parches a la lista de correo de desarrollo de QEMU que añade un modelo oficial de CPU «Epyc-Venice» al código de emulación x86 del proyecto. El parche, con fecha del 30 de junio de 2026, ofrece la primera visión en código fuente del conjunto de características CPUID y la jerarquía de caché de los próximos procesadores de servidor Zen 6 Epyc de AMD, conocidos con el nombre en clave de Venice. Una salida de lscpu independiente enviada a OpenBenchmarking procedente de una muestra de ingeniería real de Epyc-Venice corrobora las especificaciones del parche en el chip real.

El nuevo modelo se define con la familia 26, el modelo 80 y el stepping 0, y se identifica ante los sistemas operativos invitados como «AMD EPYC-Venice Processor». Se basa en el conjunto de características básicas del modelo Epyc-Turin (Zen 5) existente y añade varias extensiones nuevas al conjunto de instrucciones: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 y una nueva instrucción AVX512 de multiplicación de matrices de bits (BMM) introducida anteriormente en la misma serie de parches. El modelo también habilita la compatibilidad con CET Shadow Stack, TSC_ADJUST y una nueva función de mitigación de la ejecución especulativa denominada «Enhanced Return Address Prediction Security» (ERAPS).

Cabe destacar que el parche establece el indicador SRSO_NO, lo que indica que el núcleo no es vulnerable al desbordamiento especulativo de la pila de retorno (Speculative Return Stack Overflow), un fallo de ejecución especulativa que ha afectado a generaciones anteriores de Zen. La salida de lscpu de OpenBenchmarking lo confirma de forma independiente en hardware real, mostrando el mensaje «Spec rstack overflow: Not affected». El SRSO aprovecha el predictor de direcciones de retorno de la CPU, engañándolo para que ejecute de forma especulativa código en una dirección elegida por el atacante antes de que se detecte la predicción errónea; los chips Zen anteriores de AMD se basaban en medidas de mitigación de software, como el vaciado del estado de predicción de ramificación en los cambios de contexto, lo que conlleva un coste en términos de rendimiento. Una corrección a nivel de hardware significa que los núcleos Venice cierran esta vía de ataque directamente en el silicio, en lugar de mediante parches de software, lo que reduce la sobrecarga. Esta mitigación de hardware se combina con ERAPS, un nuevo mecanismo que parece gestionar la cantidad de historial de direcciones de retorno que el predictor rastrea por cada invitado, basándose en el parámetro RAPSIZE descrito en la misma serie de parches.

(Cabe señalar que la mayoría de las CPU de Intel de la década anterior presentan vulnerabilidades fundamentalmente similares que aprovechan la predicción de ramificaciones de hardware, y que los parches para estas vulnerabilidades suponen una pérdida de rendimiento para los usuarios.)

La configuración de la caché que figura en el parche muestra una caché de datos L1 de 48 KB y 12 vías, y una caché de instrucciones L1 de 32 KB y 8 vías por núcleo, sin cambios respecto a la generación Zen 5 Turin. La caché L2 figura con 1 MB por núcleo, de 16 vías y de carácter inclusivo, lo que también coincide con Turin. La caché L3 figura con 64 MB, de 16 vías, compartida a nivel de chip. La muestra de OpenBenchmarking también coincide con estos datos.

Aunque ninguna de las dos fuentes especifica la compatibilidad con la memoria ni los precios, el director técnico de AMD, Mark Papermaster , ha confirmado por separado que Epyc Venice se presentará oficialmente en el evento «Advancing AI» de AMD, que tendrá lugar en San Francisco los días 22 y 23 de julio, lo que significa que se espera que en los próximos días se den a conocer las especificaciones completas, los precios y los detalles sobre la disponibilidad. que se celebrará en San Francisco los días 22 y 23 de julio, lo que significa que se espera que en los próximos días se den a conocer las especificaciones completas, los precios y los detalles sobre la disponibilidad.